コード例

Veryl は SystemVerilog とほとんど同じセマンティクスを持っています。もし SystemVerilog に慣れていれば、いくつかの例をみるだけで Veryl の構文をだいたい把握できるでしょう。

この小さな例では、コメントに SystemVerilog 構文との違いが書かれています。

module ModuleA (
    // 識別子が先で `:` の後に型が来ます
    // ビット幅は `<>` で表されます
    i_data: input  logic<10>,
    o_data: output logic<10>,

    // `begin`/`end` ではなく `{}` を使います
) {
    assign o_data = i_data;
}

さらに、この章のコードブロックは編集することもできます。それぞれのコードを編集して実行してみましょう。

Veryl のソースコードは SystemVerilog と同様に、module、interface、package を持ちます。この章ではそれらの例を示します。