1.
概要
2.
特徴
3.
はじめに
❱
3.1.
インストール
3.2.
Hello, World!
4.
コード例
❱
4.1.
モジュール
4.2.
インスタンス
4.3.
インターフェース
4.4.
パッケージ
5.
言語リファレンス
❱
5.1.
ソースコードの構造
5.2.
字句構造
❱
5.2.1.
演算子
5.2.2.
数値
5.2.3.
配列リテラル
5.3.
データ型
❱
5.3.1.
組み込み型
5.3.2.
ユーザ定義型
5.3.3.
配列
5.3.4.
クロックとリセット
5.4.
式
❱
5.4.1.
演算子の優先順位
5.4.2.
関数呼び出し
5.4.3.
連結
5.4.4.
if
5.4.5.
Case / Switch
5.4.6.
ビット選択
5.4.7.
範囲
5.4.8.
msb / lsb
5.4.9.
inside / outside
5.5.
文
❱
5.5.1.
代入
5.5.2.
関数呼び出し
5.5.3.
if
5.5.4.
Case / Switch
5.5.5.
for
5.5.6.
return
5.5.7.
let
5.6.
宣言
❱
5.6.1.
変数
5.6.2.
パラメータ
5.6.3.
レジスタ
5.6.4.
組み合わせ回路
5.6.5.
assign
5.6.6.
関数
5.6.7.
initial / final
5.6.8.
アトリビュート
5.6.9.
生成
5.6.10.
インスタンス
5.6.11.
名前付きブロック
5.6.12.
Import / Export
5.7.
モジュール
5.8.
インターフェース
5.9.
パッケージ
5.10.
SystemVerilogとの相互運用
5.11.
可視性
5.12.
他言語組み込み
5.13.
組み込みテスト
5.14.
ジェネリクス
❱
5.14.1.
デフォルトパラメータ
5.14.2.
プロトタイプ
5.15.
クロックドメインアノテーション
❱
5.15.1.
Unsafe CDC
5.16.
標準ライブラリ
6.
開発環境
❱
6.1.
プロジェクト設定
❱
6.1.1.
Build
6.1.2.
Format
6.1.3.
Lint
6.1.4.
Test
6.1.5.
Publish
6.2.
依存関係
6.3.
プロジェクトを公開する
6.4.
ディレクトリ構成
6.5.
フォーマッタ
6.6.
リンタ
6.7.
シミュレータ
6.8.
言語サーバ
6.9.
互換性
6.10.
ドキュメンテーション
6.11.
GitHub Action
6.12.
ソースマップ
6.13.
verylup
7.
補遺
❱
7.1.
構文
7.2.
セマンティックエラー
Light
Rust
Coal
Navy
Ayu
The Veryl Hardware Description Language
English
日本語
assign
assign
宣言で変数に式を代入することができます。
module ModuleA { var a: logic<10>; assign a = 1; }