実行モデル

Verylの実行モデルはSystemVerilog (IEEE 1800) のスケジューリングセマンティクスに基づいています。Verylは言語レベルの制約により、標準で定義されている複雑なスケジューリング領域を設計者が理解する必要なく、決定論的なシミュレーションを保証するベストプラクティスを強制します。

Verylの組み込みシミュレータはこのモデルに準拠しています。トランスパイルされたSystemVerilog出力もこれらのセマンティクスを保持するため、IEEE 1800準拠のシミュレータであれば同等の結果が得られます。