トランスレータ

veryl translate は SystemVerilog のソースファイルを Veryl のソースに変換します。既存の SystemVerilog コードベースの移行を支援するベストエフォートのツールであり、結果が完全に置き換え可能であることは保証されず、手動でのレビューが必要になる場合があります。

$ veryl translate foo.sv

入力された各 .sv ファイルに対して、同じディレクトリに同名の .veryl ファイルが生成されます。変換後の出力は Veryl のフォーマッタを通すため、標準的なフォーマットスタイルに従います。

オプション

オプション説明
--stdoutファイルに書き込まず、結果を標準出力へ書き出します。パイプ処理や、デフォルト以外のパスへリダイレクトしたい場合に便利です。
--strict未サポートの構文が見つかった場合、非ゼロのステータスで終了します。
--no-formatVeryl フォーマッタの処理をスキップし、トランスレータの生の出力を出します。

未サポートの構文

SystemVerilog の中には Veryl で表現できないもの、あるいはトランスレータがまだ対応していないものがあります。そのような構文が現れた場合、構文の種別とソース行番号付きの警告が出力され、当該箇所は出力中にコメントやプレースホルダとして残されます。ファイルごとに未サポート構文の合計数も末尾にまとめて報告されます。

--strict モードでは、未サポートの構文が一つでもあれば veryl translate は非ゼロのステータスで終了します。